5.2 CHARACTERISTIC PARAMETERS




1.Tujuan

 1. Memahami karakteristik parameter TTL dan CMOS
 2. Membuat rangkaian dari TTL dan CMOS
 3. Menjalankan dan menganalisa rangkaian dari TTL dan CMOS



 2.Alat Dan Bahan
1. CMOS
2.TTL
3.LED Yellow
4.Resistor
5.Generator Dc
6.LogicState
7.LogicProbe

[kembali]
3.Dasar Teori

     parameter yang digunakan untuk mengkarakterisasi keluarga logika yang berbeda.Beberapa parameter karakteristik ini, seperti yang akan kita lihat dalam paragraf berikut, juga terbiasa membandingkan berbagai keluarga logika.

1. Arus input tingkat tinggi, IIH. Ini adalah arus yang mengalir ke (diambil sebagai positif) atau keluar dari (diambil sebagai negatif) suatu input ketika tegangan input level-TINGGI sama dengan output level-TINGGI minimum tegangan yang ditentukan untuk keluarga diterapkan. Dalam kasus keluarga logika bipolar seperti TTL, desain sirkuit sedemikian rupa sehingga arus ini mengalir ke pin input dan karenanya ditetapkan sebagai positif.Dalam kasus keluarga logika CMOS, itu bisa positif atau negatif, dan hanya absolut nilai ditentukan dalam kasus ini.

2. Arus input tingkat rendah, IIL. Arus input level RENDAH adalah arus maksimum yang mengalir 
(Diambil sebagai positif) atau dari (diambil sebagai negatif) input dari fungsi logika ketika tegangan
diterapkan pada input sama dengan tegangan output level RENDAH maksimum yang ditentukan untuk keluarga. Dalam kasus keluarga logika bipolar seperti TTL, desain sirkuit sedemikian rupa sehingga arus ini keluar pin input dan karenanya ditetapkan sebagai negatif. Dalam kasus keluarga logika CMOS, bisa jadi baik positif atau negatif. Dalam hal ini, hanya nilai absolut yang ditentukan.
Input arus atau pemuatan tingkat TINGGI dan RENDAH juga kadang-kadang didefinisikan dalam hal beban unit(UL). Untuk perangkat keluarga TTL, 1 UL (HIGH) = 40 _A dan 1 UL (LOW) = 1,6 mA.

3.Arus keluaran tingkat tinggi, IOH. Ini adalah arus maksimum yang mengalir keluar dari keluaran saat kondisi input sedemikian rupa sehingga output dalam keadaan logika TINGGI. Biasanya ditampilkan sebagai angka negatif. Ini menceritakan tentang kemampuan sumber keluaran saat ini. Besarnya IOH menentukan jumlah input yang dapat didorong oleh fungsi logika ketika outputnya ada dalam logika  tinggi. Misalnya, untuk keluarga TTL standar, IOH minimum yang dijamin adalah −400 _A, yang dapat mendorong 10 input TTL standar dengan masing-masing membutuhkan 40 _A dalam status TINGGI

Gambar 1 Spesifikasi arus saat berlogika 1
4.Arus keluaran level rendah, IOL. Ini adalah arus maksimum yang mengalir ke pin output logika
berfungsi ketika kondisi input sedemikian rupa sehingga output dalam keadaan logika RENDAH. Ini bercerita tentangkemampuan tenggelam dari output saat ini. Besarnya IOL menentukan jumlah input
fungsi logika dapat dikendarai ketika outputnya dalam keadaan logika RENDAH. Misalnya, untuk standar Keluarga TTL, IOL minimum yang dijamin adalah 16 mA, yang dapat menggerakkan 10 input TTL standar masing-masing membutuhkan 1,6mA dalam keadaan RENDAH


Gambar 2 Spesifikasi Arus saat logika  0
5.Arus keluaran tingkat tinggi (keadaan impedansi tinggi) IOZH. Inilah arus yang mengalir menjadi output dari fungsi logika tristate dengan input ENABLE yang dipilih untuk membangun keadaan impedansi tinggi dan level tegangan logika TINGGI diterapkan pada output. Kondisi input adalah dipilih untuk menghasilkan logika RENDAH jika perangkat diaktifkan.


6.Arus keluaran off-state (kondisi impedansi tinggi) LOW-level, IOZL. Inilah arus yang mengalir
menjadi output dari fungsi logika tristate dengan input ENABLE yang dipilih untuk membangun a
keadaan impedansi tinggi dan level tegangan logika RENDAH diterapkan pada output. Kondisi input adalah dipilih untuk menghasilkan logika TINGGI jika perangkat diaktifkan.

7.Tegangan input tingkat tinggi, VIH. Ini adalah level tegangan minimum yang perlu diterapkan di
masukan untuk diakui sebagai tingkat TINGGI yang sah untuk keluarga tertentu. Untuk keluarga TTL standar,tegangan input 2 V adalah status logika TINGGI yang sah.120 Elektronik Digital

8. Tegangan input level rendah, VIL. Ini adalah level tegangan maksimum yang diterapkan pada input diakui sebagai tingkat RENDAH hukum untuk keluarga yang ditentukan. Untuk keluarga TTL standar, input tegangan 0,8 V adalah keadaan logika RENDAH hukum.

9. Tegangan output tingkat tinggi, VOH. Ini adalah tegangan minimum pada pin output dari fungsi logika ketika kondisi input menetapkan logika HIGH pada output untuk keluarga yang ditentukan. Dalam kasus keluarga TTL standar perangkat, tegangan output tingkat TINGGI dapat serendah 2,4V dan masih diperlakukan sebagai negara logika TINGGI hukum. Dapat disebutkan di sini bahwa, untuk keluarga logika tertentu,Spesifikasi VOH selalu lebih besar dari spesifikasi VIH untuk memastikan kompatibilitas keluaran-ke-input ketika output dari satu perangkat mengumpankan input dari yang lain.

10.Tegangan output tingkat rendah, VOL. Ini adalah tegangan maksimum pada pin output dari fungsi logika ketika kondisi input menetapkan logika RENDAH pada output untuk keluarga yang ditentukan. Dalam kasus keluarga TTL standar perangkat, tegangan output tingkat RENDAH dapat setinggi 0,4V dan masih diperlakukan sebagai keadaan logika RENDAH hukum. Dapat disebutkan di sini bahwa, untuk keluarga logika tertentu, Spesifikasi VOL selalu lebih kecil dari spesifikasi VIL untuk memastikan kompatibilitas keluaran-ke-input ketika output dari satu perangkat mengumpankan input dari yang lain.

  Input / output yang berbeda saat ini dan parameter tegangan ditunjukkan pada Gambar. 5.3, dengan tingkat tinggi saat inidan parameter voltase pada Gambar 5.3 (a) dan parameter level arus dan voltase RENDAH pada Gambar 5.3 (b).Dapat disebutkan di sini bahwa arah arus input dan output LOW level


Gambar 3. (a) Tegangan dan arus berlogika high dan (b) Tegangan dan arus berlogika low
  •     Supply current,, ICC. Pasokan saat ini ketika output adalah TINGGI, RENDAH dan dalam impedansi tinggi masing-masing ditetapkan sebagai ICCH, ICCL dan ICCZ.
  •  Rise time,, tr. Ini adalah waktu yang berlalu antara 10 dan 90% dari level sinyal akhir ketika sinyal membuat transisi dari logika RENDAH ke logika TINGGI.
  •  Fall time,, tf. Ini adalah waktu yang berlalu antara 90 dan 10% dari level sinyal saat dibuat Transisi TINGGI ke RENDAH.
  •  Propagation delay tp. Delay propagasi adalah penundaan waktu antara terjadinya perubahan pada level logis pada input dan sebelum tercermin pada output. Ini adalah waktu tunda antara titik tegangan yang ditentukan pada bentuk gelombang input dan output. Penundaan propagasi secara terpisah didefinisikan untuk transisi LOW-to-HIGH dan HIGH-to-LOW pada output. Selain itu, kami juga mendefinisikan aktifkan dan nonaktifkan penundaan waktu yang terjadi selama transisi antara negara dengan impedansi tinggi dan logika yang didefinisikan LOW atau HIGH state.
  • Propagation delay tpLH. Ini adalah waktu tunda antara titik-titik tegangan yang ditentukan pada input dan bentuk gelombang output dengan output berubah dari RENDAH ke TINGGI.
  • Propagation delay tpHL. Ini adalah waktu tunda antara titik-titik tegangan yang ditentukan pada input dan bentuk gelombang output dengan output berubah dari TINGGI ke RENDAH. Gambar 5.4 menunjukkan dua tipe parameter keterlambatan propagasi.
  • Disable time from the HIGH state, , tpHZ. Didefinisikan untuk perangkat tristate, ini adalah jeda waktu antara titik tegangan tertentu pada bentuk gelombang input dan output dengan output tristate berubah dari tingkat logika TINGGI ke keadaan impedansi tinggi.
  •  Disable time from the LOW state, tpLZ. Didefinisikan untuk perangkat tristate, ini adalah jeda waktu antara titik tegangan tertentu pada bentuk gelombang input dan output dengan output tristate berubah dari tingkat logika RENDAH ke keadaan impedansi tinggi.
  • Enable time from the HIGH state, tpZH. Didefinisikan untuk perangkat tristate, ini adalah jeda waktu antara titik tegangan tertentu pada bentuk gelombang input dan output dengan output tristate berubah dari keadaan impedansi tinggi ke level logika TINGGI.


Gambar 4. Grafik penundaan penjalaran
  • Enable time from the LOW state, tpZL. Didefinisikan untuk perangkat tristate, ini adalah jeda waktu antara titik tegangan tertentu pada bentuk gelombang input dan output dengan output tristate berubah dari dengan impedansi tinggi ke level logika RENDAH.
  • Maximum clock frequency, fmax. Ini adalah frekuensi maksimum di mana input jam dari aflip-flop dapat didorong melalui urutan yang diperlukan sambil mempertahankan transisi logika yang stabil level pada output sesuai dengan kondisi input dan spesifikasi produk. Itu juga disebut sebagai tingkat toggle maksimum untuk perangkat flip-flop atau penghitung.
  •  Power dissipation. Parameter disipasi daya untuk keluarga logika ditentukan dalam hal konsumsi daya per gerbang dan merupakan produk dari tegangan suplai VCC dan suplai arus ICC. Itu pasokan saat ini diambil sebagai rata-rata arus pasokan ICCH tingkat Tinggi dan tingkat RENDAH memasok ICCL saat ini.
  •  Speed–power product. Kecepatan sirkuit logika dapat ditingkatkan, yaitu penundaan propagasi dapat dikurangi, dengan mengorbankan disipasi daya. Kami akan ingat itu, ketika transistor bipolar beralih antara cut-off dan saturasi, itu menghilangkan daya paling sedikit tetapi memiliki terkait besar beralih waktu tunda. Di sisi lain, ketika transistor dioperasikan di wilayah aktif, daya disipasi naik sementara waktu switching menurun secara drastis. Itu selalu diinginkan untuk memiliki keluarga logika nilai rendah untuk kedua delay propagasi dan parameter disipasi daya. Bermanfaat figur-of-merit yang digunakan untuk mengevaluasi keluarga logika yang berbeda adalah produk kecepatan-daya, dinyatakan dalam picojoules, yang merupakan produk dari penundaan propagasi (diukur dalam nanodetik) dan dayadisipasi per gerbang (diukur dalam miliwatt).
  • Fan-out. Fan-out adalah jumlah input dari fungsi logika yang dapat didorong dari satu Output tanpa menyebabkan output palsu. Ini adalah karakteristik dari keluarga logika yang digunakan perangkat milik Ini dapat dihitung dari IOH / IIH dalam keadaan logika TINGGI dan dari IOL / IIL dalam logika RENDAH . Jika, dalam kasus tertentu, dua nilai IOH / IIH dan IOL / IIL berbeda, fan-out diambil sebagai lebih kecil dari keduanya. Deskripsi fan-out ini berlaku untuk keluarga logika bipolar seperti TTL dan ECL. Saat menentukan fan-out perangkat logika CMOS, kita juga harus mempertimbangkan berapa banyak kapasitansi beban input dapat didorong dari output tanpa melebihi yang dapat diterima nilai keterlambatan propagasi.
  •        Noise margin. Ini adalah ukuran kuantitatif kekebalan kebisingan yang ditawarkan oleh keluarga logika. Kapan output dari perangkat logika mengumpankan input perangkat lain dari keluarga yang sama, TINGGI hukum  status logika pada output perangkat makan harus diperlakukan sebagai status logika TINGGI yang sah oleh input perangkat yang sedang dimasukkan. Demikian pula, keadaan logika RENDAH hukum perangkat makan harusdiperlakukan sebagai status logika RENDAH hukum oleh perangkat yang diumpankan. Kami telah melihat di paragraf sebelumnya mendefinisikan parameter karakteristik penting yang mengatur level tegangan TINGGI dan RENDAH untuk yang diberikan keluarga logika berbeda untuk output dan input. Gambar 5.5 menunjukkan kasus hukum yang digeneralisasi Level tegangan TINGGI dan RENDAH untuk keluaran [Gbr. 5.5 (a)] dan input [Gbr. 5.5 (b)]. Seperti yang bisa kita lihat dua diagram, ada kisaran batasan level tegangan output dari VOL (maks.) ke VOH (min.) dan kisaran level tegangan input tidak pasti dari VIL (maks.) ke VIH (min.). Karena VIL (maks.) Adalahlebih besar dari VOL (maks.), oleh karena itu status output RENDAH dapat mentolerir lonjakan tegangan positif yang sama ke VIL (maks.) - VOL (maks.) dan masih menjadi input RENDAH legal. Demikian pula, VOH (min.) Lebih besar dari VIH (min.), dan status output TINGGI dapat mentolerir lonjakan tegangan negatif sama dengan VOH (min.) - VIH (min.) 
  •          dan masih menjadi input TINGGI yang sah. Di sini, VIL (maks.) - VOL (maks.) Dan VOH (min.) - VIH (min.) masing-masing dikenal sebagai margin kebisingan tingkat-RENDAH dan tingkat-TINGGI. Mari kita ilustrasikan lebih lanjut dengan bantuan data untuk keluarga TTL standar. Hukum minimum Level tegangan output TINGGI dalam kasus TTL standar adalah 2,4 V. Juga, TINGGI minimum legal tingkat tegangan input untuk keluarga ini adalah 2 V. Ini menyiratkan bahwa, ketika output dari satu perangkat memberi makan input lain, ada margin yang tersedia 0,4 V. Artinya, setiap tegangan negatif lonjakan amplitudo kurang dari atau sama dengan 0.4V pada saluran sinyal tidak menyebabkan transisi palsu. Begitu pula kapan output dalam keadaan RENDAH logika, tingkat tegangan output RENDAH hukum maksimum dalam kasus TTL standar adalah 0,4 V. Juga, level tegangan input RENDAH legal maksimum untuk keluarga ini adalah 0,8 V. Ini menyiratkan bahwa, ketika output dari satu perangkat mengumpankan input dari yang lain, ada lagi yang tersedia margin 0,4 V. Artinya, setiap lonjakan tegangan positif amplitudo kurang dari atau sama dengan 0,4V pada garis sinyal tidak menyebabkan transisi palsu. Ini mengarah ke keluarga TTL standar yang menawarkan kebisingan margin 0,4 V.

Gambar 5.Batas kebisingan


  • Untuk menggeneralisasi, margin noise yang ditawarkan oleh keluarga logika, seperti yang dijelaskan sebelumnya, bisa dihitung dari margin kebisingan TINGGI, VNH = VOH (mnt.) - VIH (mnt), dan derau status RENDAH margin, VNL = VIL (maks.) - VOL (maks.). Jika kedua nilai berbeda, margin noise diambil sebagai lebih rendah dari keduanya.



[kembali]

 4.Percobaan

Gambar 6. Saat CMOS berlogika 1 dan TTL berlogika 0


Gambar 7. Saat CMOS berlogika 0 dan TTL berlogika 1
Prinsip Kerja :
   Saat CMOS berlogika 1 maka output dari CMOS akan berlogika 0 karena masuk ke gerbang not, dari gerbang not arus mengalir menuju TTL gerbang AND, karena pada kaki AND kedua nya berlogika 0 maka output dari gerbang AND akan berlogika 0 dengan tegangan keluaran hampir mendekati 0, sehingga tegangan pada basis transistor Q2 kecil dari 0,7V  sehingga transistor Q2 tidak aktif maka arus dari generator tidak diteruskan ke ground, sehingga LED yellow D2 tidak aktif, pada LED D3 terdapat arus memicu dari generator DC lalu menuju emitter dan diteruskan ke basis, karena tegangan di basis lebih besar dari 0,7V maka transistor Q3 menjadi aktif sehingga arus dari generator DC menuju Led D3 lalu  ke emitter dan diteruskan kekolekktor lalu ke ground.
   Saat CMOS berlogika 0 maka output dari CMOS akan berlogika 1 karena masuk ke gerbang not, dari gerbang not arus mengalir menuju TTL gerbang AND, karena pada kaki AND kedua nya berlogika 1 maka output dari gerbang AND akan berlogika 1 dengan tegangan keluaran hampir mendekati 5V, sehingga tegangan pada basis transistor Q2 melebihl dari 0,7V  sehingga transistor Q2 aktif maka arus dari generator  diteruskan ke kolekktor lalu menuju emiitter dan diteruskan ground, sehingga LED yellow D2 aktif, pada LED D3 terdapat, karena tegangan di bassis dan emitter kecil dari 0,7V maka transistor Q3 menjadi tidak aktif sehingga arus dari generator DC menuju Led D3 lalu ke emitter tidak diteruskan ke ground sehingga led d3 menjadi mati.

Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)